新加坡A*STAR IME：多芯粒(chiplet)异构集成互联技术(2.5D/3D封装、CPO)

一、半导体系统缩放的必然选择：异构集成技术崛起

随着生成式AI与高性能计算（HPC）对算力的需求呈指数级增长（年复合增长率超50%），单芯片晶体管密度提升面临物理极限与成本瓶颈。新加坡微电子研究院（IME）在2025年HIR年会上指出，通过多芯粒（Multi-chiplet）异构集成实现系统级性能突破，已成为半导体产业“后摩尔时代”的核心路径。该技术通过将逻辑芯片、存储芯片、光子器件等异构单元在2.5D/3D维度上集成，可在单个封装内实现超万亿晶体管协同，满足AI芯片对算力（Zetta Scale级）、带宽（百Tbps级）与能效（pJ/bit级）的极端需求。

二、IME异构集成技术平台：三大核心方向突破

IME构建了覆盖2.5D中介层、3D混合键合、共封装光学的全栈技术体系，解决高密度互连的关键挑战：

① 2.5D中介层：嵌入式细间距互连技术 中介层interposer作为芯片间互连的核心载体，需突破多层RDL与微凸点μbump的缩放极限： - 多层RDL布线技术：采用聚合物大马士革镶嵌工艺（Polymer Damascene），实现亚微米级线宽/线间距（<1μm L/S），通过等离子体干法刻蚀控制通孔尺寸（≤2μm），解决传统光刻胶工艺的形貌限制问题。

- 焊料微凸点优化：针对15μm以下节距凸点（如8μm节距），开发晶圆级底部填充（TCB）与无焊剂键合工艺，采用新型NiFe barrier层控制金属间化合物（IMC）生长，提升键合可靠性。

- TMI(Through mold interconnect)：瞄准＜100um pitch目标开发

② 3D集成芯片：晶圆/芯片级混合键合技术

3D堆叠通过垂直互连密度提升，实现算力密度的数量级突破，需突破TSV工艺，W2W以及C2W工艺：

- 高深宽比TSV工艺：开发 conformal CVD氧化层沉积与ALD barrier技术，在15μm深TSV中实现无空洞电镀，深宽比达15:1，目前正在进一步探索20:1的TSV工艺。

- 亚微米pitch晶圆间混合键合工艺：

晶圆间混合键合的关键技术包括：需良好控制铜碟形凹陷和电介质表面粗糙度；通过应力工程控制晶圆翘曲以实现良好对准；对电介质和铜表面进行活化来获得良好键合强度；使用高分辨率和高吞吐量的计量技术检测铜碟形凹陷、图案化晶圆上的颗粒及铜 - 铜界面空洞。目前IME计划开展 0.25μm 间距键合焊盘的开发工作。

键合过程中的空洞引起原因包括因阻挡层尖峰导致的阻挡层 - 电介质层界面空洞、铜电偶腐蚀引起的空洞、铜表面不均匀导致的铜 - 铜界面空洞、铜 - 电介质层之间的空洞以及因热膨胀系数不匹配应力导致的电介质 - 电介质层之间的空洞等。IME开发了带保护层的 W2W 混合键合，提高了键合质量，尤其对细间距混合键合焊盘效果显著，可减少空洞产生，提升键合可靠性和稳定性。

- 芯片-晶圆键合：划片过程中，使用带保护涂层（DBG）的切割方式以实现清洁切割，使用等离子切割去除芯片边缘；键合过程中，表面活化、键合工具设计和键合参数至关重要

- 多层堆叠与间隙填充：

采用 F2F2B（Face-to-Face/Back-to-Back）融合 / 混合键合技术进行晶圆堆叠。在堆叠过程中，需要重点控制堆叠晶圆的翘曲度，避免因翘曲影响键合质量和后续工艺；同时要控制边缘崩裂问题，防止芯片边缘受损；还要精确控制总厚度变化（TTV），以确保背面过孔的露出符合要求。目前已成功展示 4 片晶圆的堆叠工艺，目标是到 2025 年实现超过 12 层的堆叠。

芯片到晶圆混合键合的芯片间间隙填充旨在解决芯片堆叠时芯片间的间隙问题。通过填充特定的电介质来实现，目前正在朝着在 2025 年使用 IDGF 流程实现超过 12 层堆叠的目标努力。

传统IDGF沉积 50 - 60um 厚的电介质会导致晶圆出现高达约 500um 的翘曲，且在氧化物表面容易产生背面研磨划痕，影响晶圆质量和后续工艺。而IME开发的共形复合堆叠沉积（Conformal composite stack deposition）电介质层可有效减少翘曲，将翘曲度降低至约 100um，并且经过优化的背面研磨和化学机械抛光（CMP）工艺，能使氧化物表面无划痕，提升了工艺可靠性和芯片性能。

③ 共封装光学（CPO）：光电协同集成新范式 针对AI芯片对光互连的需求，IME开发两种CPO平台：

- 扇出型CPO：基于模塑封装（Mold-First）集成光子集成电路（PIC）与电芯片（EIC），支持边缘/垂直光耦合，实现6.4-12.8Tbps光带宽，单通道功耗~5pJ/bit，适配200Gbps/lane互连。雨树光科 & A*STAR：基于扇出晶圆级封装(FOWLP)的1.6T硅光CPO光引擎

- 混合键合型CPO：通过铜-铜键合直接互连EIC与PIC，消除微凸点寄生效应，带宽提升至25.6Tbps以上，单通道功耗降至2pJ/bit，支持UCIe协议的高速电互连（32-64Gbps/lane，1pJ/bit）。

产业价值与未来展望 IME的异构集成技术为AI芯片、HBM堆叠、光子计算等领域提供关键支撑：

- 算力密度提升：通过2.5D中介层集成100+chiplet，单封装晶体管数可达1.5万亿，较单芯片提升50倍。 - 能效比优化：3D混合键合使芯片间互连功耗降低70%，适用于边缘AI芯片的低功耗需求。 - 生态协同：支持UCIe标准的开放式Chiplet设计，加速IP复用与定制化芯片开发。

面向2028年，IME计划实现“全晶圆级异构集成”：在300mm中介层上集成XPU、HBM、CPO引擎，突破多光罩拼接（Multi-Reticle Stitching）与翘曲控制技术，推动半导体系统从“芯片设计”向“系统级封装设计”转型。

异构集成技术不仅是封装工艺的升级，更是半导体产业架构的重构。IME通过细间距互连、高精度键合、光电协同三大核心技术，为多芯粒集成提供了从原理验证到工程化的完整解决方案。随着AI与HPC算力需求持续攀升，这一技术体系将成为突破“存储墙”“带宽墙”的核心引擎，引领半导体产业进入“系统定义芯片”的新时代。